IC解密生成式人工智能（GenAI）的快速发展正在深刻改变芯片设计的需求格局，对计算能力、架构设计和封装技术提出了前所未有的挑战。

Synopsys 近期举办的一场网络研讨会，深入探讨了先进 AI 芯片的 IP 要求，GenAI 如何推动芯片技术向更高性能、更复杂架构的方向演进。

过去五六年中，GenAI 对计算能力的需求激增了一万多倍，促使 SoC 设计从单片转向多芯片架构，推动了先进封装技术、高带宽内存（HBM）和芯片间通信的革新。

我们将详细分析 GenAI 对芯片设计的影响，并探讨 Synopsys 提出的三项关键技术解决方案：芯片间通信、定制 HBM 和 3D 堆叠。

生成式人工智能的崛起极大地提升了对计算能力的需求。以自然语言处理（NLP）领域的模型为例，从早期的 GPT-3 到如今的 GPT-4 和 Megatron-Turing NLG，模型参数规模迅速扩大，计算需求呈指数级增长。

过去五六年间，GenAI 的计算需求增长了 10,000 多倍， AI 应用对芯片性能的极高要求，迫使芯片设计者突破传统技术限制，开发能够支持超大规模并行计算的芯片。

IC解密需求的增长不仅体现在计算核心的数量上，还体现在对数据吞吐量和能效的更高要求。例如，训练一个大型语言模型可能需要数千个 GPU 或 TPU 并行运行数月，消耗的计算资源远远超过传统应用，芯片设计必须在制程工艺、架构优化和功耗管理上实现全面提升。

传统单片 SoC（片上系统）将所有功能模块集成于单一芯片，具有设计简单、成本较低的优势，晶体管数量突破万亿级，单片设计面临诸多挑战：先进制程节点的良率下降、功耗过高以及散热困难等问题日益凸显。

GenAI 的计算需求推动了 SoC 设计从单片向多芯片架构的转变。多芯片 SoC 通过将功能模块分解到多个独立芯片（chiplet），利用高速芯片间接口实现协同工作。

这种架构的优势在于灵活性和性能优化。计算核心可采用 3nm 或 5nm 等先进制程以提升性能，而 I/O 或内存模块则可使用更成熟的 28nm 或 16nm 工艺以降低成本。

此外，多芯片设计还能有效缓解散热问题，通过分散热源提高整体系统的稳定性。