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芯片解密

芯耀辉:从传统IP到IP2.0,AI时代国产IP机遇与挑战齐飞PCB抄板

2024年,集成电路行业在变革与机遇中持续发展。面对全球经济的新常态、技术创新的加速以及市场需求的不断变化,集成电路企业如何在新的一年里保持竞争力并实现可持续发展?集成电路行业的IP领军企业芯耀辉科技有限公司(以下简称:芯耀辉)分享过去一年的经验与成果,展望未来的发展趋势与机遇。

在科技飞速发展的当下,人工智能正迎来爆发式增长,AI芯片的广泛普及以及软件定义系统的迅速进步,正加速推动万物智能时代的到来。进入后摩尔时代,传统的芯片发展路径遭遇瓶颈,而3DIC、Chiplet等先进封装技术崭露头角,为突破困局提供了新的动力。这些技术不仅为芯片性能和集成度的提升开辟全新的方向,还带来了创新的解决方案,成为推动芯片行业持续进步的重要驱动力。

在这一时代背景下, IP与IC设计技术正处于新一轮变革的关键节点,PCB抄板迎来前所未有的机遇。在复杂的芯片设计架构中,各类IP扮演着至关重要的角色,它们如同连接芯片内部计算模块与外部设备的桥梁,不可或缺。AI芯片因为需要处理和传输海量的数据,不仅是在芯片内部不同计算模块直接需要进行高速的数据交换,比如CPU,GPU,NPU之间会通过UCIe、Die-to-Die接口等IP来实现高带宽、低延迟的互连,同时也需要与外部的设备进行高效、可扩展以及一致性的互连,比如会通过PCIe,Serdes等接口IP与存储和网络设备等进行数据间的高速且准确的传输。而且AI芯片在运行时需要频繁地读写大量数据,对内存的带宽和容量要求极高,通过HBM,DDR,LPDDR等接口IP与存储颗粒之间实现高速的数据传输,有效解决带宽瓶颈,加速数据在芯片和内存之间的流动,从各个方面满足AI芯片对内存容量和带宽的需求。所以在AI芯片领域,接口IP在可以显著提升AI芯片性能的同时,还可以实现功能优化和扩展,帮助客户充分释放设计上的潜能,承担愈加关键的作用。

打造一站式完整IP平台解决方案,实现从传统IP向IP2.0的战略转型

回顾2024年,国内半导体产业经历了诸多内外部挑战。尽管如此,对于芯耀辉而言仍是收获颇丰的一年。

面对人工智能市场迅速崛起,芯耀辉推出的UCIe,HBM3E以及112G SerDes等高速接口IP均广泛应用在Chiplet和人工智能领域,UCIe技术解决了Chiplet的芯片内D2D互联问题,HBM则提升了高带宽内存与芯片间的互联效率,而112G SerDes则实现了芯片间的高速互联,显著提高了集群效率。

UCIe凭借其高带宽密度,低传输延迟与PCIe和CXL复用等优势,已成为Chiplet中D2D互联标准的首选,芯耀辉推出的UCIe IP涵盖了PHY和Controller IP两大模块,其中PHY IP在先进封装上最大速率可以支持32Gbps,标准封装上最大速率也可以支持到24Gbps,并且拥有极佳的能效比和低传输延迟,最大传输距离支持到50mm,远超标准协议中的25mm,为客户的Chiplet方案提供了更大的灵活性和可扩展性,同时Controller IP兼容FDI、AXI、CXS.B等多种接口,让客户在集成使用时实现与系统设计的无缝切换。

HBM以其高带宽、低功耗和低延迟的特性在AI、高性能计算等领域表现突出。PCB抄板芯耀辉也顺势推出了国产工艺上的HBM3E PHY和Controller IP,其中PHY的最大传输速率可以支持到7.2Gbps,Controller拥有卓越的带宽利用率,最大速度可以支持到10Gbps。而在SerDes领域,Serdes IP以其高数据传输速率和低功耗特性,在数据中心内部连接和外部通信中成为首选解决方案,芯耀辉推出了不同组合的SerDes PHY,最高支持112Gbps,并支持PCIe、OIF和以太网等多种协议,满足不同客户对速率的需求。同时,芯耀辉还推出了兼容PCIe和CXL的控制器IP,一站式解决客户的IP选型和集成难题。

芯耀辉在2024年成功研发了上述高速IP,并已完成交付。在研发过程中,芯耀辉就与众多客户进行了深入的讨论并达成了合作意向。产品推出后,迅速获得了人工智能、数据中心和高性能计算等领域客户的积极反响,并与他们展开了深入的合作。

值得一提的是,2024年,芯耀辉成功实现了从传统IP到IP2.0的战略转型,帮助客户在激烈的市场竞争中取得优势。通过一站式完整IP平台解决方案实现了全面升级,不仅提供高性能、低功耗、强兼容的高速接口IP,还配套提供基础IP和控制器IP,帮助SoC客户从内到外提升性能。注重产品的可靠性、兼容性与可量产性,并提供系统级封装支持,优化PHY布局、Bump和Ball排布,提升量产性能,帮助客户加速产品上市。同时,芯耀辉通过整合完整的子系统资源,从方案制定到集成验证,再到硬化和封装测试,提供端到端的解决方案。此外,芯耀辉积极推动国产供应链,提供Substrate和Interposer设计参考,协同上下游产业链,助力产业技术突破。


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