IC解密原理

传统的排序方式是两两之间顺序进行比较，而全并行算法是基于序列中随意两个数进行比较，所以会消耗比较多的比较器。这正诠释了FPGA技巧里面积换取速度的思想。
IC解密原理如下：
（1）第一个时钟周期，将其中一个数据和其他数据在一个周期中比较。
（2）第二个时钟周期，将每个数据和其他数据比较后的结果进行累加。
（3）第三个时钟周期，将每个数据根据自己的得分赋值给新的数组。

IC解密

2.1优点

并行比较排序方式在实时性上有明显的优势，只需要三个时钟周期就可以完成排序。

2.2缺点

由于并行比较消耗FPGA的LUT资源IC解密，而且在第二个阶段需要大量的加法器级联，考虑到路径延迟、建立和保持时间的Slack以及时钟的Jitter，一个时钟周期的多个加法器级联会产生问题
代码的可移植性有所欠缺，比如序列大小改变，在第二和第三阶段就需要认为修改多处代码。

3.传统的排序例程

如下图所示，不仅需要多个比较器，而且时序路径过长，造成布线的数据路径过长，产生建立时间违例。